| 1. 특허명칭 | 제어신호와 입력신호의 동시 전이에 따른 출력 오류를 방지하는 래치 회로 (LATCH CIRCUIT PREVENTING OUTPUT FAILURE DUE TO SIMULTANEOUS TRANSITION OF CONTROL SIGNAL AND INPUT SIGNAL) |
| 2. 특허 주요내용 | 래치 회로에 있어 제어 신호와 입력 신호가 동시에 전이할 경우 발생 가능한 메타안정성(Metastability) 문제를, 제어 조정 신호를 사용하여 해결하고자 하는 설계 기술 |
| 3. 특허권자 | (주)에이디테크놀로지 |
| 4. 특허취득일자 | 2019-06-18 |
| 5. 특허 활용계획 | 디지털 신호 처리에 있어 발생 가능한 메타 안정성 문제를 해결하고자 하는 설계 기술로, 현재 생산 중인 다수의 시스템 반도체 제품에 적용하고 있으며, 향후 당사의 개발 제품에 확대 적용하여 보다 안정된 동작을 수행하는 시스템 반도체를 고객에게 제공할 예정 |
| 6. 확인일자 | 2019-07-23 |
| 7. 기타 투자판단에 참고할 사항 |
- 상기 특허는 미국 특허임(출원번호 16/012,227)
- 상기 특허취득일자는 특허등록료 납부한 날짜이며, 확인일자는 특허대리인으로부터 통보 받은 날짜임. - 상기 특허는 7월 4일 국내에 등록되어 있음. |